زبان VHDL ابتدا به منظور شبیه سازی و مدل سازی و درک بیشتر مدارهای منطقی بوده است که توسط محققان عمل synthesis یا سنتر به عنوان اتوماتیک کردن فرآیند طراحی به آن اضافه شده است . VHDL زبان توصیف سخت افزار است که می تواند فعالیت عمده خود را روی وسایل منطقی قابل برنامه ریزی مانند PLD و FPGA انجام دهد . نرم افزار های بسیاری نیز برای طراحی VHDL ساخته شده است که یکی از آنها Active – VHDL است که از سوی شرکت aldec می باشد و یادگیری آن بسیار ساده است . این آموزش در ۴ قسمت توسط فرشید سفیدگران تهیه شده است . دانلود مستقیم حجم فایل : ۰٫۸ مگا بایت نوع فایل ها : ZIP پسورد فایل : www.elecdl.com
